// 设计一个序列信号发生器电路，能在CLK信号作用下周期性输出“1010110111”的序列信号
module top(
           input clk,
           input rst_n,
           output data
       );

reg [9: 0] data_a;
always@(posedge clk or negedge rst_n)
	begin
		if (!rst_n)
			data_a <= 10'b1010110111;
		else
			data_a <= {data_a[8: 0], data_a[9]};
	end


assign data = data_a[9];
endmodule
